ĐÁNH GIÁ BỘ PHÂN XỬ MỨC ƯU TIÊN CỐ ĐỊNH VÀ ROUND ROBIN TRÊN PHẦN CỨNG FPGA SPARTAN 3E

0 Người đánh giá. Xếp hạng trung bình 0

Tác giả: Nguyễn Ngô Lâm, Phúc Phan Hữu, Phúc Trương Quang, Sang Trương Thanh, Trịnh Quốc Thanh

Ngôn ngữ: vie

Ký hiệu phân loại:

Thông tin xuất bản: Tạp chí Khoa học - Đại học Thủ Dầu Một, 2022

Mô tả vật lý: tr.86-100

Bộ sưu tập: Metadata

ID: 333946

Thêm vào giỏ Liên kết toàn văn

In System on chip (SoC), having simultaneous access from multiple Sources or Masters to the same Slave is common. However, one Slave cannot respond to all accesses at the same time but can only respond sequentially to each access in a certain order. Determining which access to execute first, which access to execute after is called "access arbitration". The component that performs the "access arbitration" function is often called an Arbiter. In this paper, the authors design a fixed-priority arbiter and a Round Robin arbiter that performs arbitration for four Masters and one Slave. These two arbiters will be combined and designed using Verilog on Xilinx ISE Design Suite 14.7 software. The design of the two arbiters after synthesis will be checked and evaluated by testcases to compare the algorithm and arbitration speed. Finally, the authors will implement two arbiters on FPGA Xilinx Spartan 3E to check the simulation results.Trong hệ thống trên chip (System on chip - SoC), việc có sự truy cập đồng thời từ nhiều nguồn (Source) hoặc nhiều Master đến cùng một Slave là việc thường xuyên xảy ra. Tuy nhiên, một Slave không thể đáp ứng đồng thời tất cả các truy cập cùng lúc mà chỉ có thể đáp ứng một cách tuần tự từng truy cập theo một thứ tự nhất định. Việc xác định truy cập nào thực hiện trước, truy cập nào thực hiện sau chính là “phân xử truy cập”. Thành phần thực hiện chức năng “phân xử truy cập” thường được gọi là bộ phân xử (arbiter). Trong đề tài này, nhóm tác giả tiến hành thiết kế bộ phân xử mức ưu tiên cố định và bộ phân xử Round Robin thực hiện hoạt động phân xử cho bốn Master và một Slave. Hai bộ phân xử sẽ được tổng hợp thiết kế bằng ngôn ngữ mô tả phần cứng Verilog trên phần mềm Xilinx ISE Design Suite 14.7. Thiết kế của hai bộ phân xử sau khi tổng hợp sẽ được kiểm tra và đánh giá bằng các testcase để so sánh về thuật toán và tốc độ phân xử. Sau cùng, nhóm tác giả tiến hành thực hiện hai bộ phân xử lên phần cứng Xilinx Spartan 3E để kiểm tra kết quả mô phỏng.

1. Đọc trực tuyến

1. Đọc trực tuyến

Tạo bộ sưu tập với mã QR