Thực thi và đánh giá mạng trên chip sử dụng công cụ Synopsys

 0 Người đánh giá. Xếp hạng trung bình 0

Tác giả: Phạm Văn Khoa

Ngôn ngữ: Vie

Ký hiệu phân loại: 004 Data processing || Computer science

Thông tin xuất bản: Tạp chí Khoa học Giáo dục Kỹ thuật - Trường Đại học Sư phạm Kỹ thuật TP. Hồ Chí Minh, 2022

Mô tả vật lý: 20-28

Bộ sưu tập: Metadata

ID: 414175

Mạng trên chip (network on chip - NoC) được xem là giải pháp hiệu quả trong hệ thống đa lõi thay thế cho các kiến trúc bus truyền thống. Trong bài báo này, hoạt động của một hệ thống trên chip ứng dụng khái niệm mạng trên chip được minh họa một cách hoàn chỉnh. Kiến trúc bộ định tuyến sử dụng cơ chế chuyển mạch gói, các giao diện giao tiếp mạng cũng như các thành phần lõi được thiết kế và thực thi sử dụng nền tảng phần cứng FPGA. Thêm vào đó, một giao diện đồ họa giao tiếp với người dùng được cung cấp nhằm để giám sát tình trạng hoạt động của mạng từ bên ngoài. Các kết quả về mặt thời gian, và công suất tiêu thụ của thiết kế được tổng hợp và phân tích với công cụ Design Compiler và công nghệ CMOS 90nm.
Tạo bộ sưu tập với mã QR

THƯ VIỆN - TRƯỜNG ĐẠI HỌC CÔNG NGHỆ TP.HCM

ĐT: (028) 71010608 | Email: tt.thuvien@hutech.edu.vn

Copyright @2024 THƯ VIỆN HUTECH