Phương pháp gài lỗi để kiểm tra chân chip dựa trên công nghệ kiểm tra quét biên và XJLink

0 Người đánh giá. Xếp hạng trung bình 0

Tác giả: Hoàng Tùng Bùi, Đăng Quang Nguyễn, Văn Trường Nguyễn, Duy Hưng Trần, Văn Lương Vũ

Ngôn ngữ: vie

Ký hiệu phân loại: 621 Applied physics

Thông tin xuất bản: Tạp chí Khoa học và Công nghệ Đại học Đà Nẵng, 2023

Mô tả vật lý: 91-95

Bộ sưu tập: Metadata

ID: 442724

Thêm vào giỏ

Trong bài viết này, nhóm tác giả đề xuất một phương pháp gài lỗi nhanh dựa trên công nghệ kiểm tra quét biên và XJLink để kiểm tra kết nối cũng như khống chế các chân chip giải quyết vấn đề hỏng hóc hệ thống điện tử trong môi trường làm việc phức tạp. Phương pháp sử dụng phần cứng XJLink thông qua công nghệ kiểm tra quét biên tích hợp trong chip để thực hiện gài lỗi trên một số chân của chip mà không cần thực hiện các tác động vật lý, không làm thay đổi cấu trúc của hệ thống mạch. Trên cơ sở của phương pháp trên, các nghiên cứu cải tiến sâu hơn đã được thực hiện, sử dụng nhân IP thay thế chuỗi quét biên điều khiển tín hiệu chân chip để cải thiện tốc độ gài lỗi. Kết quả thực nghiệm trên các bo mạch FPGA cho thấy, phương pháp đề xuất có độ tin cậy và tính linh hoạt cao, tốc độ nhanh nhất có thể đạt tới 160MHz khi sử dụng nhân IP, đồng thời giảm thời gian và chi phí kiểm tra.

1. Đọc trực tuyến

1. Đọc trực tuyến

Tạo bộ sưu tập với mã QR